异构集成使用封装技能集成异种工艺的芯片，具有来自不同无工厂车间，铸造厂，晶圆尺度和特征尺度的不同功能，并进入体系或子体系。这种情况与比如片上体系（SoC）之类的解决方案不同，在片上体系（SoC）中，大多数功能使用更精细的功能尺度集成到单个芯片中。在接下来的几年中，无论是上市时刻，功能，外形，功耗，信号完整性和/或本钱，咱们都将会看到更高水平的异构集成。

用于在有机衬底，硅衬底（TSV-中介层），硅衬底（桥）和扇出衬底上进行异质集成的再散布层。一些重要的成果和建议如下：

• 一般，关于大批量生产（HVM），用于异质集成的RDL的70％应该在有机基板上，而且金属线的宽度和距离≥10μm，用于异质集成的RDL不应超过5％，应坐落有机基板上，而且金属线的宽度和距离应小于10µm。i-THOP基板（线宽和线距为2µm）在成品率丢失方面面临挑战。

• 一般，关于HVM，用于异质集成的RDL的5％会在硅衬底，硅衬底（桥）和扇出衬底上。金属线的宽度和距离RDL的数量一般很小，而且能够下降到亚微米值。

• 用于在有机基板上进行异质集成的RDL的制作进程主要是SAP。目前，HVM中有两个芯层和12个堆积层，其金属线宽度和距离为10μm。

• 用于硅衬底上的异质集成的RDL的制作工艺是经过PECVD和Cu-damascene+ CMP进行的。当时，至少有四个RDL，其最小距离为0.4µm。金属线的宽度和距离能够降低到亚微米值。这就是所谓的2.5D IC集成技能。在本文讨论的所有封装技能中，这是最贵重的。可是，该技能能够应用于十分精细的距离，十分高的密度，十分高的I / O，以及十分高功能的应用。

• 在硅衬底（桥）上进行异质集成的RDL的制作工艺取决于金属线的宽度和距离。假如线宽和距离≥2μm，则聚合物和ECD +蚀刻就足够了。另一方面，假如线宽和距离小于2μm，则需要PECVD和Cu-Cu-damascene+ CMP。

• 在扇出（chip-first)）基板上进行异质集成的RDL的制作工艺进程是经过在EMC中嵌入了芯片的重构晶片上进行聚合物和ECD +蚀刻。这些RDL将替代微隆起，芯片与晶圆的键合，清洁，底部填充分配和固化以及TSV中介层。可是，金属线的宽度和距离不能下降到<2µm，而且绝对不能下降到亚微米值。

• 用于在扇出（chip-last）基板上进行异质集成的RDL的制作进程是经过在中间裸玻璃（晶圆或面板）载体上进行聚合物和ECD +蚀刻来完成的。这些步骤之后是晶圆隆起，助焊剂，芯片到晶圆或芯片到面板的键合，清洁，底部填充，EMC压缩成型等。这些RDL将替代（消除）TSV中介层。可是，金属线的宽度和距离不能降低到<2µm，而且绝对不能低于亚微米值。与扇出芯片先出比较，扇出chip-first的优点是：不存在芯片移位问题，因此能够获得更高的封装拼装良率，而且一个人不用扔掉已知的良好管芯，本钱较高，而且更多的工艺步骤，这导致封装拼装良率丢失的时机添加。

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